时钟同步功能：可将压控晶体振荡器（VCXO）或压控振荡器（VCO）的频率与两个参考时钟之一进行同步，使系统中的时钟信号达到同步要求。
灵活的频率设置：通过可编程的预分频器 M 以及反馈分频器 N 和 P，能灵活设置参考时钟与 VCXO 或 VCO 的频率比，以产生各种所需的输出时钟频率。VCXO 或 VCO 的输入时钟最高可达 2.2GHz。
低相位噪声和抖动性能：具有 - 219dBc/Hz（PLL 质量因素）的业界最低相位噪声，LVPECL 输出时相位抖动低至 162fs，LVCMOS 输出时为 232fs，能够为系统提供高精度、稳定的时钟信号，减少信号抖动对系统性能的影响。
多种输出配置：输出是用户可定义的，可选择最多五个 LVPECL 输出或最多 10 个 LVCMOS 输出的任意组合。LVCMOS 输出成对排列（如 Y0A:Y0B，Y1A:Y1B 等），每对具有相同的频率，并且每个输出可以单独反转和禁用。
内置同步锁存器：确保所有输出均为低输出偏移同步，保证了各个输出时钟之间的相位一致性和稳定性，减少了时钟信号之间的偏差。
故障安全与冗余设计：支持频率保持模式和快速频率锁定功能，当参考时钟出现故障或丢失时，能够保持系统时钟的稳定运行，增加了系统的可靠性和冗余度。
其他功能：低 PLL 环路带宽可有效清除抖动；具有可编程相位偏移功能，可对参考时钟到输出的相位进行调整；能将电荷泵预设为 VCC_CP/2，以实现 VCXO 或 VCO 的快速中心频率设置；还提供模拟和数字 PLL 锁定指示，以及为单端输入信号（VCXO_IN）提供 VBB 偏置电压输出等。
该时钟合成器 / 抖动清除器主要应用于 2.5G/3G 无线基站、数据通信、医学影像和测量测试等领域，为模数转换器（ADC）、数模转换器（DAC）、数字上变频器（DUC）和数字下变频器（DDC）等信号链器件提供高精度的稳定时钟频率。
